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    公开号:WO1980002880A1
    申请号:PCT/JP1980/000138
    申请日:1980-06-19
    公开日:1980-12-24
    发明作者:H Monma；M Ishiguro；M Takahashi
    申请人:Fujitsu Ltd；H Monma；M Ishiguro；M Takahashi；
    IPC主号:G04G99-00
    专利说明:
    [0001] 明 細
    [0002] 発明の 名称
    [0003] 高速度試験の可能る 分周回路を有する集積回路 技術分野
    [0004] 本発明は多段分周回路を有する集積回路に 関する 本発明に よ る集積回路は例えば ア ナ α ダ形電子時計 駆動回路用る どに用い られる
    [0005] 背景技術
    [0006] 従来形の ア ナ 口 グ形電子時計駆動回路が第 1 図に 示さ れる 。 4. 1 9 4 3 0 4 MHzを発振する 水晶発振器 1 - 1 の 出 力が、 2 3 個の フ リ ッ プ フ ロ ッ プ回路カ ら 成る 分周回路 1 ^に印加される 。 分周回路 1 2 は、 周波数 :^ 1 Z 225されて 0. 5 Hz の位相が 1 / 2 周期ず れた、 1 組の ハ。 ル ス列を 出 力 し、 該出 力はハ0 ル ス処 理回路 2 に供給され、 ハ° ル ス処理回路 2 の 出 力は電 動機駆動回路 5 に供給される 。 電動機駆動回路の 出 力は 出 力 端子 8 a , 8 b か ら秒針用ス テ ッ プ モ ー タ に供給さ れる と と も に、 出 力バ ッ フ ァ 3 を通 して 出 力端子 7 か ら時刻警報装置 ( ア ラ ー ム ） に供給され る 。 時刻合せのための リ セ ッ ト fs は リ セ ッ ト 子 6 に印カ卩さ れ る 。
    [0007] 第 1 図回路に おけ る 電動簇 ,駆 »回 S出 力端子 8 a ， 8 b に得 ら れる信号波形は第 2 図に示される 。 すな わ ち、 端子 8 a に おけ る 出 カ ハ。ル ス と 端子 8 にお ける 出 力ハ。 ル ス は周期 2 秒、 すな わち 0. 5 HZの周波 数であ i 互に 1Z2 周期ずつ位相がずれてい る 。 これ に よ ]9 電勣璣は 1 秒間に 1 個の ス テ ッ プ勣を行 う 。 第 1 図回路における リ セ ツ .ト 勣作は、 端子 8 a , 8 b における 出 力ハ0 ル ス が HI GH状態のと き は リ セ ッ 卜 さ れず 〔RST ) 、 出 力ハ0 ル スか LOW状態の と き に リ セ ッ ト （HS T ) される 。 ま た、 電動機の リ セ ッ ト 解除後の 動作の確実化のために リ セ ッ ト 解除後の電動機には、 リ セ ッ ト された と き の側 と は反対の側のハ。 ル スが供 給される 。 す ¾ わ ち、 8 a 側ハ。ル ス発生後に リ セ ッ 卜-された と き は リ セ ッ ト 解除後は 8 b 側ハ0 ル スが、 8 .b fJJ ハ0 ル ス発生後に リ セ ッ ト された と き は リ セ ッ ト 解除後は 8 a 側 ハ。ル ス が供給される よ う にる つ て い る 。 と こ ろ で、 第 1 図の 回路は 8 個の ビ ンを有す るいわゆ る 8 ピ ン形集積回路を用いて構成される 。 該 8 個の ピ ンは、 電源用 に 2 個、 水晶接続用に 2 個、 電動機駆動 ^に 2 個、 リ セ ッ ト 用 に 1 個、 お よ びァ ラ ー ム 用に 1 個 と 割当て られ、 余分の ピ ン は焦い。
    [0008] い ま 、 第 1 図の 回路の試験 を行 う 場合、 短時間に 試験を遂行す る ためには集積回路に試験信号入力端 子を設け、 該端子か ら試験用高周波ハ。 ル ス を 入力す る こ と が考え られる が、 前 ^ した よ う に、 集積回路 の靖子 ピ ンは全部ふさ が つ て ] } 、 余分の も のが無 いの で、 試験信号入力端子を設け る こ と がで き な い。 - ; i それゆえ、 試験信号入力端子を用い る こ の よ う な試 験方法を実現で き る い と い う 問題点があ る 。
    [0009] 発明の開 7J
    [0010] 本発明の主る 目 的は前述の従来形におけ る 問題点 に んがみ、 多段分局回路を有する集積回路におい て、 特別に試験信号入力端子を 設け る こ と る く 分周 回路の途中へ試験信号を供給 し う る よ う に し、 それ に よ ]) 集積回路の試験を高速度で行い う る よ う にす る こ と に る 。
    [0011] 本発明 において
    [0012] 路 該分周 回路に
    [0013] する ハ0ル ス処理回
    [0014] 供給する 出 力回路
    [0015] む集積回路 て つ
    [0016] すべて 固有の用途
    [0017] する集 ¾M回路にお
    [0018] と 後段分周 回路 と
    [0019] グ回路が揷入され
    [0020] ピ ン に 印加され る
    [0021] を通 して後段分局
    [0022] リ セ ッ ト 信号入力
    [0023] と き 該^定の ビ ン
    [0024] 高 イ ン ピ一 ダ ン ス
    [0025] ピ ン か ら試験用信 除されて ス ィ ツ チ ン グ回路を通 して後段分周回路が 動作させ られる こ と を特徵 と する 高速度試験の可能 分周回路を有する集積回路が提供される 。
    [0026] 図 面の簡単な 説明
    [0027] 第 1 図は従来形の ア ナ D グ形電子時計駆動回路の 回路図、
    [0028] 第 2 図は第 1 図回路に よ る 電動機駆動用の 2 つの ハ。 ル ス 系列を示すハ。 ル ス 波形図、
    [0029] 第 3 図は本発明の一実施例 と しての多段分周回路 を有する集積回路の概略的回路図、
    [0030] -第 4 A 図お よ び第 4 B 図は苐 3 図 回路の詳細る 回 路図で あ る 。
    [0031] 発明 を実施する ための最良の形態
    [0032] 本発明の一実旌例 と しての 多段分周回路を有する 集積回路が第 3 図 に示される 。 第 3 図回路の詳細 構成は第 4 図に示される 。 第 3 図回路に おいては、 分局 回路が前段分周回路 1 2 と 後段分周回路 1 4 と して 2 分され、 両者はス イ ッ チ ン グ 回路 1 3 を介 し て接続される 。 ア ラ ー 'ム 用 出 力端子 7 か ら試験信号 を 入力 して集積回路の試験を行い得る よ う にする た めに 出 力端子 7 に テ ス ト 入力回路 4 が接 ^され、 該 テ ス ト 入力 回路 4 の 出 力がス ィ ツ チ 回路 1 3 に供給 される 。
    [0033] 第 4 Eに示される よ う に -, 前段分周回路 1 2 は多 段接続された フ リ ッ プ フ ロ ッ プ回路 F F 1 , F F 2, F F 3 ， "' F F 1 6 か ら成 ]9 、 後段分周回路 1 4 は 多 捽！ ^された フ リ ッ プ フ 。 ッ ： 7°回路 F F 1 7 ， F F 1 8 , 2 3 ；^ ら成る 。 発振器 1 1 の発振 周波数力； 4.1 9 4 3 04 MHzで あれば、 F F 1 1 の 出 力 は 2 04 8 Hz 、 ？ 1 6 の 出カは 6 4 112 、 F F 1 8 の 出 力は 1 6 Hz 、 51 2 0 の 出 カは 4 !12 、 F F 2 3 の 出 力は 0. 5 Hz である。 ハ° ル ス 処理回路 2 の入力線 2 0 1 には .2 3 か らの 0. 5 112、 デ ュ ー テ ィ 5 0 のハ。 ノレ ス が供給されて、 ノ アゲ一 ト 2 0 9 お よ び FET 並列接続形ス ィ ッ チ 2 0 4 に印 加される 。 イ ン パ 一 タ 2 0 3 の 出力は ノ アゲ 一 ト 2 1 0 お よ び FET 並列接続形 ス ィ ツ チ 2 0 5 に 印加される 。 ス ィ ツ チ 2 0 4 , 2 0 5 は F F 2 0 か ら 入力線 2 0 2 を経由5 して供給され る 4 Hzの ハ0 ノレ ス に よ ] ス ィ ツ チ ン グ さ れ る 。 ス ィ ッ チ 2 0 4 ， 2 0 5 の 出 力は イ ン バ 一 タ か ら 成る 保持回路 2 0 7 a ， 2 0 7 bお よ び 2 0 8 a , 2 0 8 bに供給され、 該保持回路の 出 力はノ アゲー ト 2 0 9 ， 2 1 0 に供給される 。 ノ ア ゲー ト 2 0 9 おG よ び 2 1 0 の 出 力は 周波数 0. 5 Hzの、 位相が互に 1ノ 2 周期ずれた 2 つの ハ。 ル ス 系列で あ る 。
    [0034] 該ハ。 ル ス 系列は ス ィ ッ チ 2 1 1 , 2 1 2 , 2 1 3 ， 2 1 4 に供給され、 該 2 つの ハ。 ル ス 系列の ス ィ ツ チ ン ダ が行われ る 。 ス ィ ッ チ 2 1 1 , 2 1 2 , 2 1 3 ' c ； ! 2 1 4 は フ リ ッ プ フ ロ ッ プ回路 2 1 5 の出力に よ ]9 制御される 。 フ リ ッ プ フ ロ ッ ； 7°回路 2 1 5 は ラ ッ チ 回路 2 1 6 a ， 2 1 6 b と 共働 して リ セ ッ ト 信号が印加 された と き のハ° ル ス 出力系列を記憶 し、 それに よ リ セ ッ ト 解除後は、 最初に、 他方のハ。 ル ス 出力系列 力 らのハ。 ル ス が得 られる よ う にされている。
    [0035] リ セ ッ ト 端子 6 に リ セ ッ ト 信号入力が印加される と、 イ ンパ、 一タ 6 2 の 出力は HIGH と な ] 、 ナ -ン ドゲ - ト 2 2 5 の 1 つの入力は HIGHにるる力 、 イ ン パ 一 タ 2 1 8 ， 2 1 9 の入力 のいずれかカ HIGH である、 す一る わち イ ン パ ー タ 2 1 8 ， 2 1 9 の 出力のいずれ かが LOWであ る と き は、 ナ ン ドゲ、一 ト 2 2 5 の 出力 は HIGH であ ] ス ィ ッ チ 2 2 6 ， 2 2 9 は オ フ であ る が、 イ ンパ、一タ 2 1 8 , 2 1 9 の入力のいずれも LOW であ る と き は、 ナ ン ドゲー ト 2 2 5 の入力はすべて HIGH であ ] 、 ナ ン ドゲ一 ト 2 2 5 の 出力は LOW、 し たが っ てス ィ ッ チ 2 2 6 , 2 2 9 は閉路され、 電動 機は停止する 。 こ の こ と は ィ ン パ 一タ 2 1 8 , 2 1 9 の入力が HIGHの と きは リ セ ッ ト 端子 6 に リ セ ッ ト 信 号入力が供給されて も 電動機の駆動を停止せず、 電 動接のス テ ッ プ運動が確保される こ と を意味する 。
    [0036] ラ ツ チ 回络 2 1 6 a , 2 1 6 b は ィ ノ バ ータ 2 1 7 a , 2 1 7 bを介 して イ ン バ 一 タ 2 1 δ , 2 1 9 の 出 力を 取入れる 。 イ ン パ、 一 タ 2 1 8 の 出力力 LOWの と き は イ ンパ一 タ 2 1 7 aの 出力は HI GH 、 イ ンパ一タ 217b の出力は LOW と ] 、 ラ ッ チ回路 2 1 6 a ， 2 1 6 bの 出 力は HIGH とな 、 フ リ ッ プ フ ロ ッ ； ° 2 1 5 の D 入 力 と して供給される 。 こ の と き 、 イ ンパー タ 2 3 0 の 出 力 の HIGH か ら LOWへの変化に よ っ て フ リ ッ プ フ ロ ッ ： ° 2 1 5 の Q 出力は HIGH、 出力は LOWと 、 FET ス ィ ッ チ 2 1 2 , 2 1 3 を閉路 し FET ス ィ ッ チ 2 1 1 ， 2 1 4 を開路 し、 電動機駆動用の 2 系列の 切換えを行 う 。 これに対 し イ ンパー タ 2 1 9 の 出力 が LOWの と き は前述の逆の動作を行 う 。
    [0037] ~ィ ン パ、 —タ 2 3 0 の出力する HIGH信号によ FET 2 3 1 はオ ンにされ、 ラ ッ チ 回路 2 0 8 a , 20 8 b の 出 力は HIGH とる ]9、 ノアゲー ト 2 1 0 の出力は LOW と な ]) 、 イ ンパ、 ータ 2 1 8 の 出 力を HIGH にする。 こ れ'に よ J 、 リ セ ッ ト 解除後は電動機駆動ハ。 ル スは確 実に他方系列か ら供給される こ と に な る 。
    [0038] フ リ ツ フ。 フ ロ ッ プ F F 1 1 、 フ リ ツ フ。 フ ロ ッ フ。
    [0039] F F 1 8 、 お よ び フ リ ッ フ。 フ ロ ッ フ。 F F 2 2 の出力 は ナ ン ドゲー ト 3 0 7 に供給され、 ナ ン ドゲー ト
    [0040] 3 0 7 は 1 Hz 、 1 6 Hz お よ び 2048Hz の周波数に よ っ て規定される 断続波形信号を ¾力 し、 該信号は イ ン パ、 一 タ 3 0 6 、 ナ ン ド ゲ 一 ト 3 0 3 、 ノ ア ゲ 一 ト 3 0 4 、 FET ス ィ ッ チ 3 0 1 、 FET ス ィ ツ チ 3 0 2 を通 して ア ラ ー ム 端子 7 に 出 力され、 ア ラ ー ム信号 η と な る 。
    [0041] 第 3 図回路においては、 前段分周回路 1 2 と 後段 分周回路 1 4 の間にス ィ ッ チ ン ダ回路 1 3 が揷入さ れ、 ア ラ ー ム 端子 7 に出 力パ ッ フ 了 回路 3 お よ びテ ス ト 信号入力回路 4 が接続される 。 第 4 図 に示され る よ う に、 ス ィ ッ チ ン ダ回路 1 3 は FET ス ィ ッ チ 1 3 1 ， 1 3 2 よ ] 9 成る 。 テ ス ト 信号入力回路 4 は ナ ン ド ケ、、 ー ト 4 0 1 、 イ ン バ ー タ 4 2 0 、 ノ ア ケ、、 ― 卜 4 0 2 、 FET パ ッ フ ァ 4 0 3 , 4 0 4 、 ラ ッ チ 回 路 4 0 9 a ， 4 0 9 b、 ナ ン ド ゲ ー ト 4 1 1 、 イ ン パ、 — タ ~4 1 0 、 イ ン パ ー タ 4 1 2 、 抵抗 4 0 7 , 4 1 3 を具備する 。 出 力バ ッ フ ァ 回路 3 は、 FET パ、 ッ フ 了 3 0 1 , 3 0 2 、 ナ ン ド ゲ 一 ト 3 0 3 、 ノ ア ゲ ー ト 3 0 4 、 ィ ン パ、— タ 3 0 5 , 3 0 6 、 お よ びナ ン ド ゲー ト 3 0 7 を具備する 。
    [0042] 第 4 図の 回路において、 リ セ ッ ト 端子 6 に リ セ ッ ト 信号入力 を 印 して リ セ ッ ト 状態 と し、 かつ ァ ラ ー ム 端子 7 に試験用信号を入力 した場合には、 下記 の よ う る 動作が行われ る 。 す わち、 ィ ン パ — タ 6 2 の 出力の HIGH信号はィ ン バー タ 群 4 0 5 におい て遅延させ られたの ちナ ン ドゲ一 ト 4 0 1 お よ び ィ ン ノ ー タ 4 2 0 を介 して ノ ア ゲ ー ト 4 0 2 に供給さ れ、 ナ ン ドゲー ト 4 0 1 、 ノ ア ゲ ー ト 4 0 2 の 出力
    [0043] /.ュ ア ラ ー ム 端子 7 か ら の入力信号に よ つ て決定され る状態にな る 。 イ ン バ一 タ 6 2 の 出 力の HIGH信号は イ ン パ タ 群 4 0 5 ヽ イ ン タ 4 0 6 を通っ て ラ ツ チ 回路 4 0 9 a , 4 0 9 bへ LOW信号 と して供給され る 。 ア ラ 一 ム 端子 7 に供給される試験信号が HIGH の と き 、 ナ ン ドゲ ー ト 4 0 1 の 出 力は LOW、 ノ ア ゲ — ト 4 0 2 の 出 力は LOW FET 4 0 3 はオ ン 、 FET 4 0 4 はオ フ と な ]9 、 ラ ッ チ 回路 4 0 9 a ， 4 0 9 bは LOW信号を 出 力する 。 ラ ッ チ 回路 4 0 9 a , 4 0 9 bの LOW信号出 力に も と づき 、 FET ス イ ッ チ 1 3 1 は開 路 し、 FET ス ィ ツ チ 1 3 2 は閉路する 。 それ と と も に FET ッ フ ァ 4 0 3 4 0 4 の 出力は ィ ン パ タ 4 0 8 、 ス ィ ッ チ 1 3 2 を介 し 'て フ リ ッ プ フ ロ ッ プ回路 F F 1 7 に印 7JQ され る 。 ま た、 ラ ッ チ 回路
    [0044] 4 0 9 a 4 0 9 bの LOW信号出 力はナ ン ド ゲ ー ト 411 に印刀 Dされ、 ナ ン ドグ一 ト 4 1 1 の 出力を HIGH と し、 それに よ j イ ン パ ー タ 4 1 0 の出 力を LOW と し ナ ン ドゲー ト 2 2 5 を HIGHとする。 それに よ ] FET ス ィ ッ チ 2 2 6 , 2 2 9 を閉路 し FET ス ィ ッ チ
    [0045] 2 2 7 , 2 2 8 を開路する 。 それゆえ、 電動機駆動 信号供給端子 8 a , 8 b には イ ン バ ー タ 2 1 8 ,
    [0046] 2 1 9 の 出 力信号が供給され、 フ リ ッ フ。 フ ロ ッ プ
    [0047] F F 1 6 か ら の 6 4 Hz の信号供給は ^たれ る 。 イ ン バ ー タ 4 1 0 力； LOW信号を 出 力する こ と に よ ]) フ リ
    [0048] プ フ 口 ..， プ F F 1 7 以降の フ リ ° フ ロ ッ フ°
    [0049] ·. ν''ί:- · ~ F F 1 7 し F F 2 3 の リ セ ッ ト は解除される。 こ の よ う ¾状態にな る と、 ア ラー ム端子 7 か ら供 給される試験信号に よ 第 4 図装置の試験を行 う こ とが可能と る る 。 するわち、 後段分周回路である フ リ ッ プ フ ロ ッ プ F F 1 7 ¾い し F F 2 3 は該試験信 号の計数を開始 し、 該計数結果に も とづ く 信号に よ j FET ス ィ ツ チ 2 0 4 ， 2 0 5 を含む回路系は電動 機駆動ハ。 ル ス の作成を行い、 FET ス ィ ッ チ 2 2 6 , 2 2 9 を通して出力する 。 該出力される信号は出力 端子 8 a ， 8 b において測定される。 この信号の測 定"に よ ） 、 出力信号ハ。 ル ス の周期、 ハ。 ル ス幅、 位相 差を点検する こ とができ 、 ま た、 リ セ ッ ト した後 リ セ ッ ト 解除 した と き に他系列側か ら ル ス が出力さ れるか否かを点検する こ とができ る。 これ らの点検 は出力ハ。 ル ス信号の周波数が高いために短時間で遂 行する こ とができ る 。 その理由は、 例えばア ラー ム 端子 7 に印加される試験用信号の周波数を 2 MHZ と する と、 こ の 2 MHz が後段分周回路の最初の フ リ ツ プ フ ロ ッ プ F F 1 7 に入力される こ とに る 。 通常 作動の場合には、 前段分周回路の出力周波数 6 4 Hz がフ リ ッ ； 7° フ ロ ッ プ F F 1 7 に入力される力 ら、 試 の場合には前者の比 2 MHz/6 4 Hz だけ高い周波数 が印加される こ と にな る。 それゆえ試験の場合には、 通常作動の場合に比べて約 3. 1 2 X 1 0 4 の作動速度 が得 られる。 ァ ラ ー ム端子か らの試験信号は前段分 周回路 1 2 には印加され いか ら、 前段分周回路
    [0050] 1 2 の試験は従来通 発振器 1 1 力 らの信号に よ つ て行われる こ と にる るが、 第 3 図装置において実際 に試験が重要である のは後段分周回路 1 4 のほ う で ある力 ら、 本発明に よ る試験シ ス テ ムは有用である。
    [0051] ¾ お、 前述において発振器 1 1 の周波数 4.1 9 43 0 4 MHz 、 分周された後段周波数 0. 5 Hzの場合を例示 し たが、 周波数はこれに限 らず、 他の値を選択し得る
    [0052] Οί.ίΡΙ
    [0053] 、 、、 ΑΤ ^
    权利要求:
    Claims 5W 求 の 範 囲
    1. 入力周波数を分割する分周回路、 該分周回路 において得 られる分割周波数のハ。 ル スを処理するハ。 ル ス処理回路、 該処理された ル スを負荷へ供給す る 出力回路お よ び リ セ ッ ト 信号入力回路を含む集積 回路において、 該分周回路が前段分周回路 と後段分 周回路と に区分され、 両者間にス ィ ツ チ ン グ回路が 揷入され、 該集積回路の複数個の ビ ン の う ちの所定 の ビ ン に印加される試験用信号を該 ス ィ ツ チ ン グ 回 路を通 して後段分周回路に供給する回路、 お よ び、 リ セ ッ ト 信号入力回路に リ セ ッ ト 信号が入力され る と き該所定の ピ ン に接続される出力バ ッ フ ァ 回路 を高イ ン ヒ。一ダ ン ス にする手段が設け られ、 該所定 の ヒ。 ンか ら試験用信号が入力される と き リ セ ッ ト が 解除されて ス ィ ッ チ ン グ回路を通 して後段分周回路 が動作させ られる こ と を特徴とする高速度試験の可 能 分周回路を有する集積回路。
    2. 該所定の ピ ンは警報信号送出端子用の ビ ン で ある、 請求 範 H第 1 項記載の回路。
    3. 該所定の ピ ン に接続される 出カバ、 ッ フ ァ 回路 は ト ラ ン ヅ ス タ ス ィ ツ チ ン グ要素、 ゲー ト 素子お よ びイ ン パ ー タ か ら成る、 請求の範固第 1 項又は第 2 項記載の回路。
    类似技术:
    公开号 | 公开日 | 专利标题
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    公开号 | 公开日
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    EP0030564A1|1981-06-24|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1980-12-24| AK| Designated states|Designated state(s): US |
    1980-12-24| AL| Designated countries for regional patents|Designated state(s): CH DE FR GB |
    1981-02-09| WWE| Wipo information: entry into national phase|Ref document number: 1980901123 Country of ref document: EP |
    1981-06-24| WWP| Wipo information: published in national office|Ref document number: 1980901123 Country of ref document: EP |
    1984-09-19| WWG| Wipo information: grant in national office|Ref document number: 1980901123 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP79/77169||1979-06-19||
    JP7716979A|JPS561624A|1979-06-19|1979-06-19|Integrated circuit incorporating multistep dividing circuit|DE8080901123T| DE3069212D1|1979-06-19|1980-06-19|Integrated circuit having frequency divider circuit adaptable for high-speed testing|
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